Chips sind mit mehreren internen Funktionslagen bei NAND-Flash-Speicher seit Jahren üblich. Sie werden auch 3D-NAND-Flash genannt. Mehr als 200 Lagen haben die aufwendigsten Konstruktionen.

Bei PCs, Smartphones und Servern ist der Dynamische RAM (DRAM) für den Arbeitsspeicher jedoch weiterhin "planar" aufgebaut. Das bedeutet, dass die einzelnen Speicherzellen nebeneinander und nicht übereinander liegen. Sollten sich die Roadmaps von Speicherherstellern und deren Partnern bewahrheiten, soll sich dies bis zum Jahr 2030 ändern.

Die Entwickler müssen mehr Zellen hinzufügen, damit die Speicherkapazität eines einzelnen Chips gesteigert wird. Und das bei ähnlicher Siliziumfläche, damit die Fertigungskosten im Rahmen bleiben. Aus einem Transistor (T) und einem Speicherkondensator (C) besteht eine typische DRAM-Speicherzelle (1T1C-Zelle).

DRAM-Hersteller wie Samsung oder Neo Semiconductor fertigen momentan einzelne Chips mit maximal 32 Gigabit, also mit 34,36 Milliarden nutzbaren Zellen. Anders als 24-GBit-Chips für DIMMs mit 24 und 48 GByte sind die DIMMs mit 32 Gigabit noch nicht gut lieferbar.

Um Platz zu sparen, sind die Speicherkondensatoren der 1T1C-Zellen über oder unter den Transistoren angeordnet. Da die weitere Verkleinerung der einzelnen Zellen immer schwieriger wird, erforschen die DRAM-Hersteller schon seit mehreren Jahren Methoden, um DRAM-Dies mit mehreren Funktionslagen zu produzieren.

Bei 3D-DRAM befinden sich mehrere Lagen übereinander auf demselben (monolithischen) Die. Um noch höhere Kapazitäten in einem Speicherbaustein zu erreichen, können unabhängig davon mehrere (gedünnte) Dies übereinandergelegt oder komplette Wafer gekoppelt werden.

(ts, hannover)

(siehe auch: Heise-News-Ticker)

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