Auf dem alljährlichen Technology Symposium hat TSMC einen Überblick gegeben, wie der Stand der Technik heute und in naher Zukunft ist: TSMC, der weltweit größte Auftragsfertiger für Halbleiterprodukte, setzt von 7 nm bis 3 nm samt Zwischenstufen auf allerhand Prozesse, um möglichst vielfältige Kundenwünsche abzudecken, und legt auch beim Packaging wortwörtlich einen oben drauf.

Diverse 7-nm- sowie 6-nm- und 5-nm-Verfahren sind bei TSMC aktueller Stand: Den AMD nutzt beispielsweise N7 genannte Nodes mit klassischer Immersionslithografie (DUV) für aktuelle Epyc- und Ryzen-CPUs sowie Radeon-GPUs; zudem hat TSMC für spezielle Partner N7HPC entworfen. Für N7+ gibt es zwar auch eine Variante mit extrem ultravioletter Belichtung (EUV), diese wird aber kaum verwendet.

Viele Partner entschieden sich stattdessen direkt für N5 und dessen optimierten N5P-Ableger, unter anderem Apple beim A14- und beim M1-Chip. Innerhalb von sechs Monaten seit Beginn der Serienfertigung liegt der Wafer-Output deutlich höher als bei N7 oder 16FF, so TSMC. Außerdem fallen weniger Defekte als bei N7/N6 an, was die Ausbeute (Yield) steigert.

N3 lautet das nächste Highend-Verfahren und soll verglichen mit N5 eine bis zu 15 Prozent höhere Geschwindigkeit bei gleicher Leistungsaufnahme oder aber die gleiche Performance bei bis zu 30 Prozent weniger Energiebedarf aufweisen. Außerdem handelt es sich um einen Full-Node, über dies soll die Logikdichte um 70 Prozent steigen und die für SRAM immerhin um 20 Prozent.

N3 wird laut TSMC exzellent aufgenommen, im ersten Jahr soll es mehr als doppelt so viele Node-Tape-Outs (NTO) geben wie bei N5. Vorgesehen ist die Serienproduktion für das zweite Halbjahr 2022.

(hv, hannover)

(siehe auch: golem.de)

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