Zu der Architektur der nächsten Generation von Intels Supercomputer-Coprozessor Xeon Phi gibt der Hersteller immer weitere Details bekannt. KNL-Chefarchitekt Avinsh Sodani bestätigte auf der Hot-Chip-Konferenz, dass der Xeon Phi x200 (Knights Landing), der für Ende des Jahres vorgesehen war, sogar zwei Kacheln mit insgesamt vier Kernen mehr aufweist, als bislang kundgetan wurde. Allerdings dienen diese nur der Reserve für Ausbeuteoptimierung (Yield Rate) und sind nicht freigeschaltet.

Der Xeon Phi Knights Landing besitzt die bislang bekannten 72 Arbeits-Kerne und sind in Kacheln (Tiles) zu zweit organisiert. Diese kommunizieren in einem 2D-Mesh zusammen mit den Speicher-Controllern, dem PCIe-3.4-Interface und dem DMI-Controller. Auf dem Chip sind es mit den zusätzlichen Kernen physikalisch insgesamt 76 Kerne (38 Kacheln). Sie sind, zusammen mit den beiden Speicher-Controllern und zwei PCIe/DMI-Controllern, in einem 6x7-Feld angeordnet.

Sodani erklärte, dass es theoretisch möglich sei, für jeden Chip so viele Kacheln freizuschalten wie funktionieren, was Intel aber zunächst nicht vor hat. Da innerhalb des Mesh-Konzepts der Chip in vier virtuelle Quadranten aufgeteilt werden kann, würde dies auch nicht passen. Es wäre zweckmäßig, wenn die Kachelzahl durch vier teilbar ist.

(ts, hannover)

(siehe auch heise-News-Ticker:)

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