Eine Brückenstelle bilden bisherige Silizium-Interposer mit rund 1200 mm² für verschiedene Chips auf einem einzelnen Träger. Dieses Flächenlimit hat TSMC auf etwa 1700 mm² erhöht, dadurch können Hersteller mehr beziehungsweise größere Chips auf einem Träger unterbringen.

Gedacht sei dieser riesige Interposer, laut TSMC, primär für Anwendungen in den Bereichen künstliche Intelligenz (KI), Machine Learning und 5G. Beispielsweise können Hersteller mehrere programmierbare Prozessoren (Field Programmable Gate Arrays, FPGAs) mit bis zu sechs HBM2-Speicherstapeln kombinieren. Silizium-Interposer werden von High-Bandwidth Memory (HBM) vorausgesetzt, weil die 1024 Datenbahnen pro Speicherstapel zu fein für herkömmliche Platinen sind. Dieser neue TSMC Interposer ist für Übertragungsraten von bis zu 2,7 TByte/s ausgelegt.

TSMC setzt beim 1700 mm² großen Interposer auf "Mask-Stitching", fügt also mehrere Belichtungsmasken zusammen. Der Chipauftragsfertiger zeigte im August 2019 auch einen 2500 mm² großen Interposer mit zwei 600-mm²-Prozessoren und acht HBM2-Stacks, der es bisher aber noch nicht zur Marktreife geschafft hat.

(hv, hannover)

(siehe auch: Heise-News-Ticker)

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